Mode FDE网格划分优化;需要比较小的网格时如何优化可以节省运行时间


#1

孙老师,您好!我在Mode FDE仿真过程中,需要比较小的网格,0.1nm,如仿真文件所示,由于ITO/HfO2/Si的两个界面上载流子浓度会有较大变化,所以在这两个界面上都用了0.1nm的网格,在DEVIC charge中也用了0.1nm的网格。但是MODE运行速度十分慢,每个电压点几乎需要2小时,请问从哪些方面可以优化一下吗?另外想问您一下,DEVICE charge中仿真的网格需要和MODE中对应吗?即DEVICE charge中我用了0.1nm,是不是MODE中也要最粗0.1nm呢?
附上我的仿真文件,谢谢您!http://pan.baidu.com/s/1hrNjBJe


#2

请参见这个指南,我们一般不能使用第三方网站下载文件,因为它可能会产生问题:


其次,要减小文件,又其它方法,参见

0.1nm的网格太小了,FDE与FDTD不一样,一般不需要很小的网格。建议你先从粗网格开始,逐步减小网格看看结果的收敛情况。
你可以在Model里面设置参数来控制细化网格的尺寸。你试一下。

有电压后,结构不对称,没有办法通过对称性边界减小内存。


#3

但是我发现0.1nm和0.2nm的网格计算结果都有较大差别,而且调再小网格服务器已经算不动了,服务器内存500G。因为仿真的调制器利用的就是1nm左右的电荷积累层来实现调制,真正起作用的区域不足0.5nm,所以我认为确实需要很细的网格。


#4

你可不可以把檔分開上載到這論壇上呢? 如果MODE檔太大, 你先不要把數據放進np density, 這樣的話MODE檔應該會小很多。

這裡應該可以讓你放20MB的檔。


#5

谢谢老师,这个问题已经自己解决了